一顆定時(shí)芯片從構(gòu)想到完成電路設(shè)計(jì)的過(guò)程

定時(shí)IC芯片，電子禮品類產(chǎn)品生產(chǎn)中很常用的一類，尤其是24小時(shí)循環(huán)定時(shí)芯片。定時(shí)芯片設(shè)計(jì)

和生產(chǎn)的過(guò)程包括前端設(shè)計(jì)（也稱邏輯設(shè)計(jì)）和后端設(shè)計(jì)（也稱物理設(shè)計(jì)）并沒(méi)有統(tǒng)一嚴(yán)格的界限，

涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。

前端設(shè)計(jì)的結(jié)果就是得到了定時(shí)開(kāi)關(guān)芯片的門級(jí)網(wǎng)表電路。步驟如下：

1. 規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求，芯片需要達(dá)到的具體功能和性能方面的要求。

2. 詳細(xì)設(shè)計(jì)：根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

3. HDL編碼：使用硬件將模塊功能以代碼描述實(shí)現(xiàn)，將實(shí)際的硬件電路通過(guò)HDL語(yǔ)言形成代碼。

4. 仿真驗(yàn)證：仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格。

5. 邏輯綜合：邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級(jí)網(wǎng)表netlist。

6. STA：靜態(tài)時(shí)序分析，是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，電路是否存在建立時(shí)間和保持時(shí)間的違例。

7. 形式驗(yàn)證：是從功能上對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。

后端設(shè)計(jì)步驟如下：

1. DFT：可測(cè)性設(shè)計(jì)。

2. 布局規(guī)劃：布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置。

3. CTS：時(shí)鐘樹綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。

5. 寄生參數(shù)提?。簩?dǎo)線本身存在電阻相鄰導(dǎo)線有互感，耦合電容會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。

6. 版圖物理驗(yàn)證

后端流程還包括電路功耗分析，物理版圖驗(yàn)證完成也就是整個(gè)定時(shí)IC設(shè)計(jì)階段完成，下面的就是

芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實(shí)際

的電路，再進(jìn)行封裝和測(cè)試，就得到了我們實(shí)際看見(jiàn)的定時(shí)器芯片